眼下各家存储芯片厂商的HBM3E陆续量产，HBM4正在紧锣密鼓地研发，从规格标准到工艺制程、封装技术等都有所进展，原本SK海力士计划2026年量产HBM4，不过最近有消息说提前到2025年。其他两家三星电子和美光科技的HBM4的量产时间在2026年。英伟达、AMD等处理器大厂都规划了HBM4与自家GPU结合的产品，HBM4将成为未来AI、HPC、数据中心等高性能应用至关重要的芯片。

行业标准制定中

近日，JEDEC固态技术协会发布的新闻稿表示，HBM4标准即将定稿，进一步提高数据处理速率，具有更高带宽、更低功耗以及增加裸晶/堆栈的容量。这些进步对于需要高效处理大型数据集和复杂计算的应用至关重要，包括生成式人工智能(AI)、高性能计算、高端显卡和服务器。 与HBM3相比，HBM4在每个堆栈中引入了两倍的通道计数，具有更大的物理尺寸。为了支持设备兼容性，标准确保单个控制器可以同时处理HBM3和 HBM4。HBM4将指定24 Gb和32 Gb层，并提供支持4层、8层、12层和16层TSV堆栈的选项。该委员会初步同意最高6.4 Gbps的速度，并正在讨论更高频率的问题。 另外，韩媒报道还指出，JEDEC有望放宽对HBM4内存的高度限制。目前，HBM内存的最大DRAM堆叠层数为12层，允许的最大厚度为720微米。三星最近HBM3E 12H产品通过对NCF材料的优化，芯片之间的间隙已降低至7微米。若HBM4内存提升到16层，再加上凸块厚度，传统技术无法实现在720微米厚度下的16层堆叠。于是，据称JEDEC主要参与方已同意放宽HBM4高度限制至775微米。这样也可以为混合键合HBM内存的商业化留出更多时间。 下图左边为SK海力士从HBM3开始采用的先进大规模回流成型底部填充 (MR-MUF) 工艺，右边为Cu-to-Cu（Copper-to-Copper, 铜-铜）键合封装工艺，是一种混合键合方法，可在完全不使用凸块的情况下将间距缩小至10微米及以下。混合键合技术可以进一步缩小间距，同时作为一种无间隙键合（Gapless Bonding）技术，在芯片堆叠时不使用焊接凸块（Solder Bump），因此在封装高度上更具优势，是目前各家存储芯片厂商重点开发的技术。